蘋果iPhone4S
其實iPhone 4S并非最早采用A5處理器的蘋果設(shè)備，早在今年春季發(fā)布會上蘋果就為iPad 2配備了這款具備雙核心的處理器。
更快的處理器速度
從蘋果秋季發(fā)布會上公布的數(shù)據(jù)來看，iPhone 4S處理器速度提升了兩倍，圖形處理能力更是提升了七倍之多。
對比iPhone 4的提升幅度
蘋果A5處理器
以上關(guān)于iPhone 4S的種種提升皆因為它內(nèi)置了一顆強大的處理器，而這顆處理器就是A5處理器。
蘋果A5處理器架構(gòu)優(yōu)化
因為上一代蘋果A4處理器采用的Cortex-A8架構(gòu)最多只支持單核，因此要想達到核心數(shù)量的增加必須改變現(xiàn)在有的處理器架構(gòu)，于是蘋果A5處理器采用了支持多核心的Cortex-A9架構(gòu)處理器同時搭配Powervr SGX543圖形芯片。
蘋果A5處理器架構(gòu)
關(guān)于A5處理器最重要也是最關(guān)鍵的還是其內(nèi)置的CPU芯片和GPU芯片，下面我們就分別從CPU和GPU的角度來為大家解讀A5處理器。首先我們還是詳細來了解A5處理器最重要的Cortex-A9架構(gòu)處理器。
Cortex-A9處理器相關(guān)介紹
Cortex-A9處理器基于先進的推測型八級流水線，該流水線具有高效、動態(tài)長度、多發(fā)射超標(biāo)量及無序完成特征，這款處理器的性能、功效和功能均達到了前所未有的水平，能夠滿足消費、網(wǎng)絡(luò)、企業(yè)和移動應(yīng)用等領(lǐng)域產(chǎn)品的要求。
Cortex-A9微架構(gòu)可提供兩種選項：可擴展的Cortex-A9 MPCoreTM多核處理器和較為傳統(tǒng)的Cortex-A9單核處理器?？蓴U展的多核處理器和單核處理器,支持16、32或64KB四路組相聯(lián)一級緩存的配置，具有無與倫比的靈活性，皆能達到特定應(yīng)用和市場的要求。
ARM Cortex- A9架構(gòu)
特定應(yīng)用優(yōu)化:Cortex-A9和Cortex-A9 MPCore應(yīng)用級處理器都擁有豐富的功能，同時也承襲了ARMv7 架構(gòu)的強大優(yōu)勢，為特定應(yīng)用和通用設(shè)計提供了高性能、低功耗的解決方案。
先進的微架構(gòu)：Cortex- A9微架構(gòu)的設(shè)計不但著眼于解決超高頻設(shè)計的效率低下問題，而且把目標(biāo)定為在不增加嵌入式設(shè)備硅成本的前提下最大限度地提升處理效率。通過綜合技術(shù)，這種 處理器設(shè)計能使設(shè)備的時鐘頻率超過1GHz，而且提供了較高的功效水平，滿足了長時間電池供電工作的要求。
ARM Cortex- A9架構(gòu)的諸多優(yōu)勢
流水線性能：Cortex- A9處理器最主要的流水線性能包括以下幾條：第一，先進的取指及分支預(yù)測處理，可避免因訪問指令的延時而影響跳轉(zhuǎn)指令的執(zhí)行；第二，最多支持四條指令 Cache Line預(yù)取掛起，這可進一步減少內(nèi)存延時的影響，從而促進指令的順利傳輸；第三，每個周期內(nèi)可連續(xù)將兩至四條指令發(fā)送到指令解碼，確保充分利用超標(biāo)量流 水線性能。Fast-loop模式：執(zhí)行小循環(huán)時提供低功耗運行；第四，超標(biāo)量解碼器可在每個周期內(nèi)完成兩條完全指令的解碼；第五，支持指令預(yù)測執(zhí)行：通 過將物理寄存器動態(tài)地重新命名至虛擬寄存器池來實現(xiàn)。
第六，提升了流水線的利用效率，消除了相鄰指令之間的數(shù)據(jù)依賴性，減少 了中斷延時；第七，支持寄存器的虛擬重命名：以一種有效的、基于硬件的循環(huán)展開方法，提高了代碼執(zhí)行效率，而不會增加代碼大小和功耗水平；第八，四個后續(xù) 流水線中的任何一個均可從發(fā)射隊列中選擇執(zhí)行指令—提供了無序分配，進一步提高了流水線利用效率，無需借助于開發(fā)者或編譯器指令調(diào)度。確保專為上一代處理 器進行優(yōu)化的代碼能夠發(fā)揮最大性能，也維護了現(xiàn)有軟件投資。
第九，每周期支持兩個算術(shù)流水線、加載-存儲(load- store)或計算引擎以及分支跳轉(zhuǎn)的并行執(zhí)行；第十，可將有相關(guān)性load-store指令提前傳送至內(nèi)存系統(tǒng)進行快速處理，進一步減少了流水線暫停， 大幅提高了涉及存取復(fù)雜數(shù)據(jù)結(jié)構(gòu)或C++函數(shù)的高級代碼的執(zhí)行效率；第十一，支持四個數(shù)據(jù)Cache Line的填充請求：而且還能通過自動或用戶控制預(yù)取操作，保證了關(guān)鍵數(shù)據(jù)的可用性，從而進一步減少了內(nèi)存延時導(dǎo)致的暫停現(xiàn)象；第十二，支持無序指令完成 回寫：允許釋放流水線資源，無需受限于系統(tǒng)提供所需數(shù)據(jù)的順序。
蘋果A5處理器續(xù)航及其它優(yōu)化
Cortex-A9 MPCore技術(shù)
Cortex-A9 MPCore多核處理器是一種設(shè)計定制型處理器，以集成緩存一致的方式支持1到4個CPU內(nèi)核?？蓡为毰渲酶魈幚砥?，設(shè)定其緩存大小以及是否支持FPU、 MPE或PTM接口等。
更長的續(xù)航時間
利用ARM MPCore技術(shù)的設(shè)計靈活性和先進的功耗管理技術(shù)，Cortex-A9 MPCore的針對性應(yīng)用能夠在有限的功耗下維持移動設(shè)備的正常運轉(zhuǎn)，從而為移動設(shè)備帶來優(yōu)于現(xiàn)有解決方案的峰值性能。
加速器鏈接埠
這個與AMBA 3 AXI兼容的Slave接口位于SCU之上，為多種系統(tǒng)Master接口提供了一個互聯(lián)接口；出于總體系統(tǒng)性能、功耗或軟件簡化等方面的考慮，最好直接將 這些Master接口與Cor tex-A9 MPCore處理器相連。這是個標(biāo)準的AMBA 3 AXI Slave接口，支持所有標(biāo)準讀寫事務(wù)，對所接部件無任何附加一致性要求。
加速器鏈接埠
然而，指向某個一致內(nèi)存區(qū)的讀取事務(wù)要與SCU發(fā)生作用，以檢測所需信息是否已經(jīng)存儲在處理器的一級緩存之中。若檢 測出確已存儲，相應(yīng)信息將被直接返回給發(fā)出請求的組件。如果一級緩存中不存在該信息，在最終傳給主內(nèi)存之前也可能檢測二級緩存。對于指向一致內(nèi)存區(qū)的寫入 事務(wù)，SCU會在把寫入事務(wù)傳送至內(nèi)存系統(tǒng)之前強制確保一致性。也可選擇性地將事務(wù)分配給二級緩存，以避免直接寫入片外內(nèi)存所帶來的功耗及性能影響。
通用中斷控制器(GIC)
該GIC采用了最近標(biāo)準化和架構(gòu)的中斷控制器，為處理器間通信及系統(tǒng)中斷的路由選擇及優(yōu)先級的確定提供了一種豐富而靈活的解決辦法。最多支持224個獨立中 斷，通過軟件控制，可在整個CPU中對每個中斷進行分配、確定其硬件優(yōu)先級并在操作系統(tǒng)與信任區(qū)軟件管理層之間進行路由。這種路由靈活性加上對中斷虛擬進 入操作系統(tǒng)的支持，是進一步提升基于半虛擬化管理器解決方案功能的關(guān)鍵因素之一。
先進的總線接口單元
Cortex-A9 MPCore處理器增強了處理器與系統(tǒng)互聯(lián)之間的接口性能，其先進特色功能最大限度地提高了系統(tǒng)性能，為各種系統(tǒng)集成芯片設(shè)計理念創(chuàng)造了更大的靈活性。
這種處理器支持單個或兩個64-b i t AMBA 3 AXI Master接口的設(shè)計配置，可以按CPU的速度全負荷地將事務(wù)傳送至系統(tǒng)互聯(lián)之中，最高速度可達12G B/s以上。另外，第二接口也可定義某種事務(wù)過濾，只處理全局地址空間的一部分；也就是說，可在處理器內(nèi)部直接對地址空間進行切分，進一步加強了系統(tǒng)設(shè)計 的靈活性。
而且每個接口還支持不同的CPU-總線頻率比(包括同步半時鐘比)，不但提高了設(shè)計靈活性，而且為需要考慮DVFS或高速集成內(nèi)存的設(shè)計增加了系統(tǒng)帶寬。同時為完整的A RM智能能量管理 (IEM)功能提供了良好的支持。
特定應(yīng)用的計算引擎加速
處理器不但擁有優(yōu)化的標(biāo)準架構(gòu)特色，而且還可增加以下任一設(shè)計功能：
先進二級緩存控制器：ARM二級緩存控制器(PrimeCell PL310)與Cortex-A9系列處理器同步設(shè)計，旨在提供一種能匹配Cortex-A9處理器性能和吞吐能力的優(yōu)化二級緩存控制器。PL310最多可為每個接口提供8項AXI事務(wù)支持，支持按Master接口進行鎖定；這樣一來，即通過將PL310用作加速器與處理器之間的緩沖器，充分利用一致性加速口，實現(xiàn)多個CPU或組件之間的可控共享，既提升了系統(tǒng)性能，也降低了相關(guān)功耗水平。
另外，PL310不但具有Cortex-A9先進總線接口單元的各項功能，支持同步1/2時鐘比，有助于減少高速處理器設(shè)計中的延時現(xiàn)象，而且能夠?qū)Φ诙﨧asterAXI 接口設(shè)置地址過濾，分割地址和頻率域、以及集成片上內(nèi)存的快速存取提供了支持。PL310最高可支持2MB的四至十六路組相聯(lián)二級緩存，可與奇偶校驗及支持E C C的R A M集成，而且運行速率能夠與處理器保持一致。而先進的鎖定技術(shù)也提供了必要的機制，從而將緩存用作相關(guān)性加速器和處理器之間的傳輸RAM。
Cortex-A9 程序跟蹤宏單元(PTM)：Cortex-A9 PTM為兩款Cortex-A9處理器提供了兼容ARM CoreSight技術(shù)的程序流跟蹤功能，能夠?qū)μ幚砥髦械膶嶋H指令流實現(xiàn)完全可視化的管理。Cortex-A9 PTM通過周期計數(shù)實施性能分析，可對所有代碼分支和程序流變動進行跟蹤管理。
PowerVR SGX543采用MIMD多指令架構(gòu)設(shè)計
PowerVR SGX543采用兩顆GPU芯片設(shè)計，處理芯片采用MIMD多指令架構(gòu)設(shè)計，是一款GPGPU通用計算圖形處理器，能夠完成大量的數(shù)據(jù)處理,高達上億個的細分曲面和像素填充，讓它在圖像處理能力上非常強大。
MIMD多指令架構(gòu)
傳統(tǒng)的順序執(zhí)行的計算機在同一時刻只能執(zhí)行一條指令（即只有一個控制流）、處理一個數(shù)據(jù)（即只有一個數(shù)據(jù)流），因此被稱為單指令流單數(shù)據(jù)流計算機（SingleInstructionSingleData,SISD）。而對于大多數(shù)并行計算機而言，多個處理單元都是根據(jù)不同的控制流程執(zhí)行不同的操作，處理不同的數(shù)據(jù)，因此，它們被稱作是多指令流多數(shù)據(jù)流計算機。
所謂的多指令流單數(shù)據(jù)（MultipleInstructionSingleData,MISD）計算機是各個處理單元組成一個線性陣列，分別執(zhí)行不同的指令流，而同一個數(shù)據(jù)流則順次通過這個陣列中的各個處理單元。
總結(jié)：通過上面的介紹相信大家對蘋果A5處理器有了一個大致的了解，采用新架構(gòu)設(shè)計后的A5處理器不僅核心數(shù)量增加了，同時在很多方面做了優(yōu)化處理，這些我們都可以在后續(xù)的使用中來感受。
關(guān)于蘋果A5處理器我們先為大家介紹到這里，除此之外我們手機頻道會在后續(xù)的文章問為大家?guī)碛嘘P(guān)iPhone 4S手機的真機詳細介紹，敬請關(guān)注。
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